Анализ временных задержек

Современные более или менее сложные электронные разработки ради достижения высокого быстродействия и эффективности работы часто основываются на использовании памяти DDR. С другой стороны, время тестирование изделия ограничено из-за сокращения всего цикла от начала разработки до внедрения продукта на рынок. Таким образом, выпуск устройства с нестабильно работающей памятью может привести к дорогостоящему отзыву изделий на базе микропроцессоров.

Для минимизации подобного риска необходимо на этапе разработки осуществить исчерпывающий анализ временны́х задержек (латентности) памяти. Однако чем сложнее проект, тем труднее анализ, так как сложные проекты могут содержать многофункциональные микросхемы с многообразием временны́х задержек. Топология проводников на плате, импеданс и согласованность нагрузок также играют важную роль в единообразии формы сигнала, в то время как длинна проводников, размах переходных отверстий и перекрёстные помехи влияют на временные задержки.

Следовательно, для гарантии надёжного функционирования DDR интерфейса необходим совмещённый анализ целостности сигналов и временны́х задержек. Для проведения такого анализа требуется не только создать индивидуальные временные модели, которые базируются на требуемых параметрах, извлечённых из технических описаний, но и понимать, каким способом были получены эти параметры и как они должны быть интерпретированы.

Хотя JEDEC точно определяет требования к временным задержкам, они могут варьироваться от производителя к производителю или даже от  чипа к чипу. Поэтому для проведения детального и точного анализа латентности необходимы глубокие познания различных параметров временны́х задержек устройств DDR. И компания Эдалити рада поделиться подобным опытом со своими клиентами.